问答题 CPU的数据通路如下图所示。运算器中R0～R3为通用寄存器，DR为数据缓冲寄存器，PSW为状态字寄存器。D-cache为数据存储器，I-cache为指令存储器，AR为地址寄存器，PC为程序计数器（具有加1功能），IR为指令寄存器。单线箭头信号均为微操作控制信号（电位或脉冲），例如，LRO表示读出R0寄存器，SR0表示写入R0寄存器。 机器指令“STOR1，（R2）”实现的功能是：将寄存器R1中的数据写到以（R2）为地址的数存单元中。 请设计该存数指令的指令周期流程图，并在CPU周期框外写出所需的微操作控制信号（一个CPU周期含4个时钟信号T1～T4，寄存器打入信号须注明Ti时序）。

问答题 利用1M×8位的SRAM芯片，设计一个1M×16位的存储器，画出地址总线、数据总线、控制总线（片选CS#、访存允许E#、读写命令R/W#）的连接图。数据总线、地址总线均用双线表示，标注其宽度。

问答题 CPU的地址总线16根（A15-A0，A0是低位），双向数据总线16根（D15-D0），控制总线中与主存有关的信号有\MREQ（允许访存，低电平有效），R/W（高电平读命令，低电平写命令）。主存地址空间分配如下：0～8191为系统程序区，由EPROM芯片组成，从8192起一共32k地址空间为用户程序区，最后（最大地址）4k地址空间为系统程序工作区。上述地址为10进制，按字编址。现有如下芯片： 请从上述芯片中选择芯片设计该计算机主存储器，画出主存逻辑框图，注意画选片逻辑（可选用门电路及译码器）。